Sekwencyjny obwód logiczny
Sekwencyjne obwody logiczne to kombinacyjne obwody logiczne z jednostkami pamięci. Obwody te nie są w pełni zależne od stanów wejściowych w celu zapewnienia wyjścia. Są to dwustanowe obwody logiczne, co oznacza, że obwody te mogą stale utrzymywać na wyjściu wysoki poziom „1” lub niski poziom „0”, nawet jeśli wejścia zmieniają się w czasie. Zmiana stanu wyjścia możliwa jest jedynie poprzez podanie impulsu wyzwalającego w obwodach sekwencyjnych.
Podstawową reprezentację obwodu sekwencyjnego pokazano poniżej:
Klasyfikacje obwodów sekwencyjnych
Obwody sekwencyjne są podzielone na podstawie stanów wyzwalania, jak wspomniano poniżej:
- Obwody sekwencyjne sterowane zdarzeniami
Należą do rodziny asynchronicznych, sekwencyjnych układów logicznych. Są bez zegara i mogą działać natychmiast po otrzymaniu sygnału wejściowego. Wyjście zmienia się natychmiast po kombinacji wejść. - Obwody sekwencyjne sterowane zegarem
Należą do rodziny synchronicznych, sekwencyjnych obwodów logicznych. Te obwody sekwencyjne są sterowane zegarem. Oznacza to, że wymagają sygnału zegarowego do działania z kombinacjami wejściowymi i wytwarzania sygnału wyjściowego. - Obwód sekwencyjny sterowany impulsowo
Te obwody sekwencyjne mogą być sterowane zegarem lub bez zegara. W rzeczywistości łączą one właściwości obwodów sekwencyjnych sterowanych zdarzeniami i zegarami.
Termin „synchroniczny” oznacza, że sygnał zegarowy może zmieniać stany obwodu sekwencyjnego bez stosowania żadnego sygnału zewnętrznego. W obwodach asynchronicznych do zresetowania obwodu potrzebny jest zewnętrzny sygnał wejściowy.
Termin „cykliczny” oznacza, że część sygnału wyjściowego jest przekazywana z powrotem na wejście w formie ścieżki sprzężenia zwrotnego. Jednak „niecykliczny” jest przeciwieństwem cyklicznego, co oznacza, że w obwodach sekwencyjnych nie ma ścieżek sprzężenia zwrotnego.
Przykłady obwodów sekwencyjnych – zatrzaski i klapki
Zarówno zatrzaski, jak i przerzutniki są obwodami sekwencyjnymi, różniącymi się pewnymi zasadami działania. Zatrzask nie zawiera sygnałów zegarowych dla stanów wyzwalania, natomiast przerzutniki wymagają wyzwalania zegara, jak pokazano na poniższym rysunku:
Powyższy rysunek przedstawia zatrzask SR i przerzutnik SR. W przypadku przerzutnika powyżej pokazano impuls zegarowy.
Klapka SR
Przerzutnik SR działa podobnie jak zatrzask SR, z dodatkową funkcją zegara. Funkcja wyzwalacza zegara ustawia przerzutnik w stanie włączenia, a przerzutnik zachowuje się w stanie martwym w przypadku braku impulsu zegarowego.
Schemat blokowy SR Flip Flop pokazano poniżej:
Schemat obwodu
Przerzutniki SR składają się zasadniczo z bramek NAND, podobnie jak zatrzask SR. Jednakże wejście zegara jest wskazywane pomiędzy pierwszymi dwiema bramkami NAND w celu wskazanego wyzwolenia zegara, jak pokazano poniżej:
Tabela prawdy
Tabela prawdy zawierająca wszystkie cztery możliwe kombinacje wejść na zaciskach S i R wraz z dwoma stanami wyjść, Q i znajduje się w tabeli poniżej:
Wejście zegara jest zawsze utrzymywane na poziomie E=1, aby umożliwić działanie przerzutnika SR. Poniżej omówiono cztery kombinacje wejść i wyjść:
1: Gdy S=0, R=1 (Set):
Wyjście Q osiąga stan wysoki, gdy S=0 i R=1
2: Gdy S=1, R=0 (Reset):
Wyjście Q zmienia się na zero, podczas gdy wyjście Q’=1, gdy S=1 i R=0.
3: Gdy S=1, R=1 (bez zmian):
Wyjście pozostaje w swoim poprzednim stanie przywołanym przez przerzutnik SR.
4: Gdy S=0, R=0 (nieokreślony):
Sygnały wyjściowe są nieokreślone, ponieważ oba wejścia są w stanie niskim.
Schemat przełączania
Schemat przełączania przerzutnika SR można wykreślić poniżej dla wysokich i niskich stanów wejść „S” i „R” z wyjściami. Schemat przełączania wydaje się w porządku, dopóki oba stany wejściowe nie zmienią się na „0”, a wyjścia nie staną się nieważne. Po nieprawidłowym stanie przerzutnik SR staje się niestabilny, a jedno wyjście może przełączać się szybciej niż drugie, co skutkuje nieokreślonym zachowaniem.
Rodzaje klapek SR:
Przerzutniki SR można budować przy użyciu bramek AND, NAND i NOR. Szczegóły konfiguracji wraz z tablicami prawdy każdego typu omówiono poniżej.
1- Przerzutnik dodatniej bramki NAND SR
Przerzutnik z dodatnią bramką NAND dodaje dwie dodatkowe bramki NAND do podstawowego przerzutnika SR. Dodatnia bramka NAND przełącza się w stany ustawiania i resetowania poprzez zastosowanie wysokiego sygnału wejściowego zamiast niskich wejść w podstawowym przerzutniku SR. Innymi słowy, wejście „1” na zacisku „S” zapewni stan ustawiony, podczas gdy wejście „1” na zacisku „R” zapewni stan resetowania.
Co więcej, przypadek nieprawidłowego stanu pojawia się teraz, gdy oba wejścia są w stanie wysokim, podczas gdy na obu wejściach zerowych nie ma zmian na wyjściach.
Przerzutnik 2-NOR Gate SR
Przerzutniki SR można również skonstruować przy użyciu dwóch bramek NOR. Ta konfiguracja działa podobnie do konfiguracji dodatnich bramek NAND. Stany set i reset są wyzwalane przez wysoki impuls lub „1” zamiast niskiego impulsu lub „0” w podstawowej konfiguracji przerzutnika SR. Tabela prawdy pokazuje te same stany wyjściowe, co w przypadku przerzutnika SR z dodatnią bramką NAND.
Przerzutnik SR z 3 taktowaniem
Taktowane przerzutniki SR pobierają dane wejściowe z dwóch bramek AND. Jedno z wejść bramki AND jest sygnałem wejściowym dla zacisków przerzutnika SR, natomiast drugim wejściem jest sygnał zegara lub zezwolenie. Impuls zegarowy odgrywa znaczącą rolę w tej konfiguracji. Impuls zegarowy może włączać i wyłączać dwie dodatkowe bramki NAND w zależności od potrzeb, aby zapewnić lepszą kontrolę stanu wyjściowego. Gdy wejście włączające „EN” jest w stanie wysokim, wszystkie funkcje bramki NAND zapewniają wyjście. Gdy wejście włączające „EN” jest niskie, dwie dodatkowe bramki NAND są odłączane, a przerzutnik SR przywraca poprzednie stany.
Zastosowanie – Przełącz obwód odbijający
Klapki SR są wyzwalane zboczem i dość płynnie przełączają swoje stany. Mogą wyeliminować odbijanie się przełączników mechanicznych. Zjawisko odbijania występuje wtedy, gdy zewnętrzny wyłącznik mechaniczny nie uruchamia całkowicie styków wewnętrznych i styki podskakują przed ich zamknięciem lub otwarciem. Proces ten tworzy szereg niepożądanych sygnałów, które mogą nieoczekiwanie wyzwolić bramki logiczne przed zastosowaniem rzeczywistych sygnałów wejściowych.
W konfiguracji tłumienia drgań styki przełącznika mechanicznego są połączone z zaciskami ustawiania i resetowania podstawowego przerzutnika SR, jak pokazano poniżej:
Ponieważ przerzutniki SR są wyzwalane zboczem, początkowy stan wejścia będzie wliczany do generowania sygnału wyjściowego, niezależnie od późniejszych wahań na wejściu. Nawet jeśli w wyniku podskakiwania przełącznika wystąpi szereg stanów zamknięcia i otwarcia, jak pokazano poniżej, sygnał wyjściowy będzie nadal jednym gładkim impulsem.
Wniosek
Sekwencyjne obwody logiczne różnią się od układów kombinacyjnych liczbą jednostek pamięci. Te obwody logiczne zależą również od przeszłych stanów wejściowych oraz obecnych stanów wejściowych. Obwody te mogą utrzymywać swoje stany wyjściowe na wysokim lub niskim poziomie, nawet jeśli wejścia zmieniają się z czasem. Najczęstszym przykładem sekwencyjnych obwodów logicznych są przerzutniki SR. Działają jak zatrzask SR z dodatkowymi modułami pamięci.